Оператор ветвления if часто используется для создания последовательностной логики, а именно счетчики, цифровые автоматы, регистра данных и т.д. Данный оператор используется для принятия решения о том, какой из блоков if должен быть исполнен.

Оператор case работает так же, как и оператор switch в C. При заданном входе оператор проверяет, соответствует ли данное выражение одному из выражений в списке констант.

Модуль является основным строительным блоком в языках SystemVerilog и Verilog, он может быть как отдельным элементом, так и совокупностью блоков более низкого уровня проектирования. Как правило, элементы сгруппированны в модули для того, чтобы обеспечить общую функциональность, которая позволяет использовать его повторно, на всем протяжении проекта.

HDL

Язык описания аппаратуры (HDL) это специальный язык программирования, используемый для описания поведения или структуры цифрового устройства. HDL так же используется для моделирования реакции устройства на входные сигналы. Самыми популярными на данный момент языками HDL являются VHDL и Verilog.

Имеющейся на рынке программные комплексы поддерживают все языки описания аппаратуры (HDL) доступные на данный момент. VHDL означает – высокоскоростной язык описания аппаратных средств для интегральных микросхем. VHDL и Verilog официально одобрены стандартами IEEE (Института инженеров по электротехнике и электронике)