В данном проекте предлагается ознакомиться с работой декодеров 2 на 4 и 3 на 8, реализовать наглядную демонстрацию их работы, а также спроектировать более сложное устройство дешифрации кодов который имеет 5 входов и 32 выхода.

Данный проект является следующим шагом в освоении работы с FPGA, устройство позволяет ознакомиться с принципом работы с регистрами и семисегментными индикаторами. В проекте задействованы такие модули как блок из восьми переключателей, кнопки, восемь семисегментных индикаторов.

Проект написан на языке описания аппаратуры Verilog HDL. Модули отладочной платы, задействованные в реализации проекта: кварцевый генератор на 50 мГц, группа из 12 светодиодов. С помощью данного проекта приобретаются навыки работы с портами ввода\вывода, делителем частоты, блоками событий.

Проекты

Проекты для FPGA(ПЛИС) создаются с помощью языков описания аппаратуры (VERILOG, HDL, System VERILOG и т.д.) после чего необходимо произвести отладку и моделирования созданного цифрового устройства с применением вспомогательных утилит в среде разработки Quartus. Если проект реализуется на отладочной плате, то изначально необходимо изучить ее принципиальную схему.

Далее необходимо назначить порты ввода/вывода в соответствии с принципиальной схемой платы, так же необходимо указать значение по умолчанию для незадействованных пинов.

После назначение пинов можно приступать к компилированию проекта и исправлению возможных системных предупреждений, а также можно произвести анализ потребляемой мощности.

Так же готовый проект можно с помощью утилит промоделировать и получить в графическом виде его внутреннюю структуру.

Все проекты FPGA(ПЛИС) имеющейся на сайте подробно описывают принцип работы устройства, и поблочно разбирается код проекта.