Среда разработки от Intel организует все элементы будущего устройства в пределах проекта. Проект содержит информацию о файлах дизайна, иерархии, библиотеках и параметры проекта. Для того чтобы быстро создать настроить новый проект нажмите File → New Project Wizard данный пункт меню показан на рисунке 1.

Рисунок 1 – Пункт меню New Project Wizard

 

В открывшимся окне необходимо указать директорию для сохранения проекта, указать имя проекта, а также указать имя модуля, который будет являться основным в проекте. Иерархия в проектирование устройства для FPGA имеют важную роль. Пример заполнения необходимых полей показан на рисунке 2.

Рисунок 2 – Окно настройки проекта с указанием директории, имя проекта и имени основного модуля проекта

В следующем окне предлагается настроить проект самостоятельно, то есть выбрать необходимое семейство микросхемы и ее модель, указать дополнительные библиотеки и т.д. Так же можно использовать шаблон проекта, но надежней настроить проект самостоятельно. Выбираем Empty project и нажимаем Next.

На следующем шаге можно добавить дополнительные библиотеки либо необходимые файлы. Если дополнительные библиотеки не нужны можно пропустить данный шаг нажав на кнопку Next.

В окне Family, Device & Board Settings необходимо выбрать семейство нашей FPGA, то есть Cyclone IV E. Из предложенных моделей FPGA вручную или с помощью фильтров необходимо выбрать EP4CE6E22C8 рисунок 3.

Рисунок 3 – Выбор семейства FPGA и ее модели при создании нового проекта в Quartus Prime

 

После выбора модели FPGA в открывшимся окне можно указать дополнительные параметры, в частности можно выбрать утилиту для симуляции проекта, рекомендуемой является ModelSim-Altera с указанием языка написания проекта в нашем случае Verilog HDL. На этом создание проекта можно считать сконфигурированным. Далее требуется создать файл модуля на языке описания аппаратуры, в нашем случае Verilog HDL так как для данного языка уже написанные базовые функции симуляции, позволяющие просмотреть изменение конкретных сигналов.

Для создания модуля необходимо выбрать File New либо сочетание клавиш CTRL+N, в открывшимся диалоговом окне необходимо выбрать Verilog HDL File рисунок 4. Созданный документ в формате (.v) необходимо сохранить в папке проекта и дать ему имя основного модуля. После выполненных действий документ будет является основным (Top-Level)

Следует отметить что не рекомендуется в ручную редактировать файлы проекта такие как Project file (.qpf) и подобные, а так же не стоит компилировать несколько проектов в одной директории, вместо этого использовать для каждого проекта отдельную папку.

 

Рисунок 4 – Диалоговое окно выбора языка описания аппаратуры